SRAM 基本原理，一次看懂

用结构图、状态变化和交互演示
理解 SRAM 为什么能存住数据

学完本页，你将理解：

SRAM 是什么，用在哪里
为什么能存住 1 bit
6T SRAM Cell 的结构
Hold / Read / Write 三种状态
SRAM 和 DRAM 的区别

SRAM 是什么？

本节要点：SRAM 是一种高速存储器，只要不断电就能自动保持数据。

SRAM 全称 Static Random Access Memory（静态随机存取存储器）。

名字怎么理解？

Static（静态）：通电时数据可以稳定保持，不需要反复"刷新"
Random Access（随机存取）：可以按地址直接读写任意位置

主要特点

速度快（纳秒级）
不需要刷新电路
面积大、成本高
掉电即丢失（易失性）

典型应用：CPU Cache（高速缓存）——离 CPU 最近的存储，追求极致速度。

存储层级（速度 ↓ 容量 ↑）

Registers
CPU 寄存器

SRAM Cache
L1 / L2 / L3

DRAM
主内存

SSD / HDD
外部存储

SRAM 处于速度金字塔的顶端

为什么 SRAM 能存住 1 bit？

本节要点：SRAM 靠两个互相连接的反相器形成"双稳态"——像一个跷跷板，稳定在某一端。

1 bit 就是两种状态之一：0 或 1。

SRAM 的存储核心是两个反相器（Inverter）交叉连接：

反相器的作用：输入高 → 输出低，输入低 → 输出高
两个反相器首尾相连，形成反馈回路
这个回路有两种稳定状态，就像跷跷板停在某一边

双稳态（Bistable）

Q = 1, Q̅ = 0（存了 1）
Q = 0, Q̅ = 1（存了 0）

只要不断电，反馈回路会自动维持当前状态——这就是"存住"。

当前状态：Q=1, Q̅=0（存了 1）

6T SRAM Cell 结构图

本节要点：6T 结构 = 4 个晶体管组成存储核心 + 2 个晶体管负责访问控制。

一个 6T SRAM Cell 由 6 个晶体管（Transistor）组成：

存储核心（4T）

M1、M2（NMOS 下拉管）：组成两个反相器的下拉部分
M3、M4（PMOS 上拉管）：组成两个反相器的上拉部分
M1+M3 构成反相器 A，M2+M4 构成反相器 B
交叉耦合形成双稳态锁存器

访问控制（2T）

M5：连接 Q 和 Bit Line（BL）
M6：连接 Q̅ 和 Bit Line Bar（BLB）
两者都受 Word Line（WL） 控制
WL = 0 时，Cell 与外部断开（Hold）
WL = 1 时，Cell 与外部连通（Read / Write）

信号说明

Q / Q̅：内部存储节点，互为反相

WL：字线，控制是否接入外部

BL / BLB：位线，数据传输通道

动态演示：Hold / Read / Write

本节要点：点击下方按钮，观察 6T Cell 在三种工作状态下的信号变化和数据流动。

请选择一种工作模式

点击上方按钮，开始观察 SRAM Cell 的工作过程。

SRAM vs DRAM 对比

本节要点：SRAM 快但贵，DRAM 慢但便宜——各有分工。

对比维度	SRAM	DRAM
存储方式	交叉耦合反相器（触发器）	电容充放电
是否需要刷新	不需要	需要（毫秒级）
速度	快（纳秒级）	较慢
面积 / 成本	面积大，成本高	面积小，成本低
集成密度	低（6T / bit）	高（1T + 1C / bit）
常见用途	CPU Cache	主内存（内存条）

入门级对比，实际芯片设计中还有更多细节差异。

术语速记

本节要点：快速回顾核心术语，点击卡片查看解释。

小测验

本节要点：用几道题检验你的理解，选择答案后可立即查看对错。

总结

SRAM 是一种高速易失性存储器，掉电数据丢失
存储核心是交叉耦合反相器形成的双稳态——只要通电就能自动保持状态
6T 结构包含 4 个晶体管（存储）+ 2 个晶体管（访问控制）
Hold：WL=0，Cell 隔离，数据靠内部反馈保持
Read：WL=1，通过位线差异感知存储值，Sense Amplifier 放大信号
Write：WL=1，外部位线驱动强行改写内部状态
SRAM 速度快但面积大、成本高，常用于 CPU Cache